IMEC يعرض مسار CMOS 2.0 مع ارتفاع طلب حوسبة الذكاء الاصطناعي

يدفع الطلب على الحوسبة الخاصة بالذكاء الاصطناعي مسار IMEC نحو تكديس CMOS 2.0، ووضع الذاكرة على مسافة أقرب، وروابط ضوئية، وذلك بحسب CommonWealth Magazine English.

وذكرت المطبوعة أن الرئيس التنفيذي الجديد لـ IMEC، باتريك فانديناميلي، عرض هذا التوجه خلال قمة ITF World في أنتويرب. ويعمل معهد الأبحاث البلجيكي مع شركات تشمل TSMC وSamsung وIntel وASML، كما أن مساره التقني يمتد بالفعل إلى أوائل أربعينيات هذا القرن.

الاستدلال في الذكاء الاصطناعي يرفع الطلب الحاسوبي

ووصف فانديناميلي نمو الذكاء الاصطناعي بأنه ينتقل من التدريب إلى أنظمة متعددة الوكلاء، حيث يعمل عشرات أو مئات الوكلاء معا. وكتبت CommonWealth أنه قدّر أن الانتقال من التدريب إلى الاستدلال سيرفع أعباء الحوسبة بمقدار 150 مرة.

وأشارت المقالة إلى أن هذا التحول في العتاد يقرب بين شرائح الذاكرة والمنطق. وأضافت أن الاكتفاء بزيادة عدد وحدات GPU لم يعد النهج الأمثل لأن معمارية الحوسبة نفسها يجب أن تتغير.

CMOS 2.0 يمدد التوسيع بعد 2 نانومتر

تستخدم منصة CMOS 2.0 لدى IMEC طبقات عمودية من الترانزستورات ذات وظائف مختلفة، موصولة عبر ربط هجين من رقاقة إلى رقاقة. وكتبت CommonWealth أن كل طبقة جرى تحسينها لوظيفة مختلفة.

وأظهرت أحدث نتائج معهد الأبحاث أن حتى التكديس المؤلف من طبقتين حسّن كفاءة الطاقة. وفي المسار الذي استشهدت به CommonWealth، فإن تصغير الشرائح من 2 نانومتر إلى 0.5 نانومتر، إلى جانب تكديس CMOS 2.0، قد يحقق تحسنا في الأداء بمقدار عشرة أضعاف خلال العقد المقبل.

وعرض كيفن تشانغ، الرئيس التنفيذي التشغيلي المشارك في TSMC، تحولا في معمارية الترانزستور من FinFET إلى nanosheet، مع CFET بوصفها الخطوة التالية. وأضاف أن تصغير الترانزستورات وزيادة الكثافة والتكديس ثلاثي الأبعاد قد ترفع عدد الترانزستورات داخل الحزمة الواحدة إلى ما يقارب 50 ضعفا، بينما تظل أدوات EDA عقبة قائمة أمام تكديس شرائح المنطق.

الذاكرة والروابط الضوئية تتحرك داخل الحزمة

وفي معمارية الذاكرة، وضع IMEC ذاكرة النطاق العريض العالي في مركز وحدة الحوسبة بدلا من حافة الشريحة. كما أشار تشانغ إلى أن TSMC تعمل مع شركاء DRAM على تقنية تكدس DRAM مباشرة فوق شرائح منطقية متقدمة.

واستشهدت CommonWealth بـ Cerebras بوصفها مثالا على تكامل الذاكرة الأقرب، وكتبت أن الشركة عملت مع TSMC لدمج أكثر من 50 شريحة حوسبة على رقاقة واحدة مع كميات كبيرة من SRAM عالي السرعة لتسريع الاستدلال.

الأدلة العامة تقف عند مستوى المسار التقني

وحذر فانديناميلي من أن كابلات النحاس تواجه حدودا في عرض النطاق والمساحة مع زيادة عدد الشرائح الموضوعة داخل الرفوف. ويهدف مسار IMEC إلى نقل الوصلات الضوئية من بين الرفوف إلى داخل الرفوف، ثم في نهاية المطاف نحو طريق ضوئي داخل الـ interposer.

ولم تسم الحسابات بتحديد عملاء متبنين لـ CMOS 2.0، أو الكشف عن جدول زمني لطرح تجاري، أو تقديم تواريخ تصنيع لأعمال optical-interposer.